FPGA –简介

FPGA的完整形式是“现场可编程门阵列”。它包含一万到一百万个具有可编程互连的逻辑门。可编程互连可供用户或设计人员轻松执行给定功能。给定图中显示了典型模型FPGA芯片。有I / O块，它们根据函数进行设计和编号。对于逻辑级别组成的每个模块，都有CLB(可配置逻辑块) 。

CLB执行赋予模块的逻辑运算。 CLB和I / O模块之间的互连是借助水平路由通道，垂直路由通道和PSM(可编程多路复用器)实现的。

它包含的CLB的数量仅决定FPGA的复杂性。 CLB和PSM的功能由VHDL或任何其他硬件描述性语言设计。编程后，CLB和PSM放置在芯片上，并通过路由通道相互连接。

好处

• 它只需要很少的时间。从设计过程到功能芯片。
• 它不涉及物理制造步骤。
• 唯一的缺点是，它比其他样式昂贵。

门阵列设计

就快速原型开发能力而言，门阵列(GA)排名仅次于FPGA。尽管用户编程对于FPGA芯片的设计实现非常重要，但金属掩模的设计和处理却被用于GA。门阵列的实现需要两步制造过程。

第一阶段在每个GA芯片上形成未提交的晶体管阵列。可以存储这些未提交的芯片以供以后定制，这是通过定义阵列的晶体管之间的金属互连来完成的。金属互连的图案形成是在芯片制造过程结束时完成的，因此周转时间仍然可以很短，从几天到几周。下图显示了门阵列实现的基本处理步骤。

典型的门阵列平台使用称为通道的专用区域，以在MOS晶体管的行或列之间进行小区间布线。它们简化了互连。执行基本逻辑门的互连模式存储在一个库中，该库随后可用于根据网表来自定义未提交晶体管的行。

在大多数现代GA中，使用多个金属层进行通道路由。通过使用多个互连层，可以在活动单元区域上实现路由。这样就可以像在门海(SOG)芯片中一样删除路由通道。此处，整个芯片表面都覆盖有未使用的nMOS和pMOS晶体管。可以使用金属掩模定制相邻的晶体管，以形成基本的逻辑门。

对于单元间布线，必须牺牲一些未使用的晶体管。这种设计风格使互连具有更大的灵活性，并且通常具有更高的密度。 GA芯片利用率由所用芯片面积除以总芯片面积来衡量。它高于FPGA，芯片速度也更高。

基于标准单元的设计

基于标准单元的设计需要开发完整的自定义蒙版集。标准单元也称为多单元。在这种方法中，所有常用逻辑单元均被开发，表征并存储在标准单元库中。

一个库可能包含数百个单元，包括反相器，NAND门，NOR门，复数AOI，OAI门，D锁存器和触发器。每种门类型均可实现为几种版本，以为不同的扇出提供足够的驱动能力。反相器门可以具有标准尺寸，两倍尺寸和四倍尺寸，因此芯片设计人员可以选择适当的尺寸以获得较高的电路速度和布局密度。

每个单元格根据几种不同的表征类别进行表征，例如，

• 延迟时间与负载电容
• 电路仿真模型
• 时序仿真模型
• 故障仿真模型
• 放置和路线的单元格数据
• 遮罩数据

为了自动放置单元格并进行布线，每个单元格布局均设计为固定高度，以便可以并排限制多个单元格以形成行。电源轨和接地轨平行于单元的上下边界。因此，相邻单元共享一条公共电源总线和一条公共接地总线。下图是基于标准单元设计的平面图。

全定制设计

在完全定制的设计中，整个蒙版设计是全新的，无需使用任何库。这种设计风格的开发成本正在上升。因此，设计重用的概念变得越来越著名，以减少设计周期和开发成本。

最困难的完全定制设计可以是存储单元的设计，无论是静态的还是动态的。对于逻辑芯片设计，可以在同一芯片(即标准单元，数据路径单元和可编程逻辑阵列(PLA))上使用不同设计样式的组合来获得良好的协商。

实际上，设计人员会进行完整的自定义布局，即每个晶体管的几何形状，方向和位置。设计生产率通常很低；通常，每个设计人员每天需要几十个晶体管。在数字CMOS VLSI中，由于高昂的人工成本，几乎不使用全定制设计。这些设计风格包括大批量产品的设计，例如存储器芯片，高性能微处理器和FPGA。