组合逻辑电路或门对所有输入变量执行布尔运算，并将输出确定为输入的布尔函数，是所有数字系统的基本组成部分。我们将研究简单的电路配置，例如两输入NAND和NOR门，然后将分析扩展到更常见的多输入电路结构情况。

接下来，将以类似方式呈现CMOS逻辑电路。我们将重点介绍nMOS耗尽负载逻辑和CMOS逻辑电路之间的异同，并通过示例指出CMOS栅极的优势。如图所示，执行布尔函数的组合逻辑电路或门以其最一般的形式可以表示为多输入单输出系统。

参考接地电位的节点电压代表所有输入变量。使用正逻辑约定，布尔(或逻辑)值“ 1”可以由VDD的高电压表示，布尔(“逻辑”值)可以由VDD的低电压表示。输出节点加载有电容C _L ，电容C _L表示电路中寄生器件的组合电容。

CMOS逻辑电路

CMOS两输入或非门

该电路由一个并联的n网络和一个串联的互补p网络组成。输入电压V _X和V _Y被施加到一个nMOS和一个pMOS晶体管的栅极。

当一个或两个输入都为高电平时，即，当n-net在输出节点与地面之间建立导电路径时，p-net将被切断。如果两个输入电压均较低，即n网络被切断，则p网络将在输出节点和电源电压之间建立一条导电路径。

对于任何给定的输入组合，互补电路结构应使输出通过低电阻路径连接到V _DD或接地，并且对于任何输入组合，都不会在V _DD和地之间建立直流电流路径。 CMOS的输出电压，两个输入“或非”门将获得逻辑低电压V _OL = 0和逻辑高电压V _OH = V _DD 。开关阈值电压V _th的公式为

$$ V_ {th} \ left(NOR2 \ right)= \ frac {V_ {T，n} + \ frac {1} {2} \ sqrt {\ frac {k_ {p}} {k_ {n}} \\左(V_ {DD}-\ left | V_ {T，p} \ right | \ right}}} {1+ \ frac {1} {2} \ sqrt {\ frac {k_ {p}} {k_ {n }}}} $$

CMOS 2输入或非门的布局

该图显示了使用单层金属和单层多晶硅的CMOS 2输入或非门的布局示例。这种布局的特点是-

• 每个输入有一条垂直折线
• 分别用于N和P设备的单个活动形状
• 水平运行的金属客车

CMOS N0R2门的棒图如下图所示；它直接对应于布局，但不包含W和L信息。扩散区域用矩形表示，金属连接以及实线和圆形分别表示触点，而交叉阴影线表示的是多晶硅柱。简笔图对于规划最佳布局拓扑很有用。

CMOS两输入与非门

下图给出了两个输入CMOS与非门的电路图。

该电路的工作原理是CMOS两输入NOR运算的精确对偶。如果两个输入电压均为逻辑高电平，则由两个串联的nMOS晶体管组成的n-net将在输出节点和地之间建立一条导电路径。 p-net中两个并联的pMOS晶体管都将关闭。

对于所有其他输入组合，pMOS晶体管中的一个或两个都将导通，而p – net截止，从而在输出节点和电源电压之间建立一条电流路径。该门的开关阈值获得为-

$$ V_ {th} \ left(NAND2 \ right)= \ frac {V_ {T，n} +2 \ sqrt {\ frac {k_ {p}} {k_ {n}} \ left(V_ {DD}- \ left | V_ {T，p} \ right | \ right}}} {1 + 2 \ sqrt {\ frac {k_ {p}} {k_ {n}}}}} $$

此布局的功能如下-

• 用于输入的单条多晶硅线垂直跨越N和P有源区。
• 单个活动形状用于构建nMOS器件和pMOS器件。
• 电源总线在布局的顶部和底部横向运行。
• 输出线水平放置，以方便连接到相邻电路。

复杂逻辑电路

NMOS耗尽负载复合逻辑门

为了实现多个输入变量的复杂功能，为NOR和NAND开发的基本电路结构和设计原理可以扩展到复杂的逻辑门。使用少量晶体管实现复杂逻辑功能的能力是nMOS和CMOS逻辑电路最吸引人的功能之一。以下面的布尔函数为例。

$$ \ overline {Z = P \ left(S + T \ right)+ QR} $$

图中显示了用于实现此函数的nMOS耗尽负载复合逻辑门。在该图中，三个驱动器晶体管的左nMOS驱动器分支用于执行逻辑函数P(S + T)，而右分支则执行函数QR。通过并联连接两个分支，并将负载晶体管放置在输出节点和电源电压V _DD之间，我们可以获得给定的复数函数。每个输入变量仅分配给一个驱动程序。

电路拓扑的检查给出了下拉网络的简单设计原理-

• OR操作由并行连接的驱动程序执行。
• AND操作由串联的驱动器执行。
• MOS电路操作的性质提供了反转功能。

如果在实现该函数的电路中所有输入变量均为逻辑高，则由五个nMOS晶体管组成的下拉网络的等效驱动器(W / L)比为

$$ \ frac {W} {L} = \ frac {1} {\ frac {1} {\ left(W / L \ right)Q} + \ frac {1} {\ left(W / L \ right) R}} + \ frac {1} {\ frac {1} {\ left(W / L \ right)P} + \ frac {1} {\ left(W / L \ right)S + \ left(W / L \ right)Q}} $$

复杂CMOS逻辑门

n-net或下拉网络的实现基于对nMOS耗尽-负载复杂逻辑门进行研究的相同基本设计原理。 pMOS上拉网络必须是n-net的双网络。

这意味着nMOS网络中的所有并联连接将对应于pMOS网络中的串联连接，nMOS网络中的所有串联连接对应于pMOS网络中的并联连接。该图显示了从n网(下拉)图简单构造双p网(上拉)图的过程。

下拉网络中的下拉网络中的每个驱动器晶体管由ai表示，每个节点由一个顶点表示。接下来，在下拉图中的每个限制区域内创建一个新顶点，并且相邻的顶点由仅与下拉图中的每个边缘交叉一次的边缘连接。此新图显示了上拉网络。

使用欧拉图法的布局技术

该图显示了复杂函数的CMOS实现方式，并通过任意门排序完成了其简图，从而为CMOS门提供了非常非最佳的布局。

在这种情况下，多晶硅柱之间的分离必须允许其间的扩散-扩散分离。当然，这会消耗大量的额外硅面积。

通过使用欧拉路径，我们可以获得最佳布局。欧拉路径定义为不间断的路径，该路径恰好遍历图形的每个边(分支)一次。在下拉树图和上拉树图中以相同的输入顺序查找欧拉路径。