3位同步递减计数器

先决条件：计数器，同步计数器。

3位同步递减计数器：

• 在同步计数器中，时钟同时提供给所有触发器。
• 随着状态数量的增加，电路变得复杂。
• 速度很高。

设计：设计中涉及的步骤是

1.确定触发器的数量–

N number of Flip flop(FF) required for N bit counter.

• 对于3位计数器，我们需要3 FF。
• 最大计数= 2 ⁿ -1，其中n是位数。
• 对于n = 3，最大计数= 7。
• 这里使用T FF。

2.编写FF的激励表–

3.绘制状态图和电路励磁表–
      状态数= 2 ^n，其中n是位数。

在这里T = 1，然后是输出状态(下一个状态从上一个状态更改)更改，即Q从0更改为1或从1更改为0
T = 0则没有状态输出状态变化，即Q保持不变

4.使用k映射找到简化的方程式–

3位同步递减计数器的K映射

5.创建电路图–
时钟在同一时间提供给每个触发器。
触发器(T)输入根据K map的简化方程式提供给每个触发器。

3位同步递减计数器的时序图。

说明：
此处-ve边沿触发时钟用于切换目的。

从特性表中可以看出，当T = 1时，将发生切换，而T = 0时将存储输出状态。

• 最初Q ₃ = 0，Q ₂ = 0，Q ₁ = 0。
• 在K map的简化方程中，我们得到T ₁ = 1，因此触发器1的输出Q ₁在每个负沿都被触发(因为时钟是由负沿触发的)。触发器(FF)肘节2输入(T2)连接到_Q“1。因此，触发器2的输出状态Q ₂是肘节时，才会有时钟的下降沿(即-ve边沿触发)和Q” ₁ = 1 。
• 类似地，触发器3触发输入(T)连接到Q’2和Q’1。因此，当存在时钟下降沿且Q’2 = 1和Q’1 = 1时，触发器3的输出将切换(如从时序图中可以看到的)
• 因此，我们得到输出(在第8个边沿触发时钟之后，向下计数Q3(MSB)Q2 Q1(LSB)，这三个触发器的输出再次变为Q3 = 0，Q2 = 0，Q1 = 0。
• 在每个-ve边沿时钟脉冲之后，我们得到输出(状态改变)。
• 通过3触发器，我们得到的输出为2 ³ -1 = 7到0。