Verilog 数据类型

数字硬件中的数据存储和传输元素使用一组 Verilog 硬件描述语言 (HDL) 数据类型表示。 Verilog HDL 的目的是设计数字硬件。

Verilog 中的数据类型分为NETS和Registers 。这些数据类型在分配和保存值的方式上有所不同，而且它们表示不同的硬件结构。

Verilog HDL 值集由四个基本值组成：

Value	Definition
0	Logic zero or false
1	Logic one or true
x	Unknown logical value
z	High impedance of tristate gate

1. 网 –
   nets 变量表示结构实体之间的物理连接。这些变量不存储值(trireg 除外)；具有由驱动电路不断变化的驱动器的值。一些网络数据类型是 wire、tri、wor、trior、wand、triand、tri0、tri1、supply0、supply1 和 trireg。线材是最常用的类型。当信号为：
   • 由某些设备的输出驱动。
   • 声明为输入或输入输出端口。
   • 在连续作业的左侧。
2. 寄存器 –
   寄存器变量用于存储从一个赋值到下一个赋值的值的过程块中。过程中的赋值语句充当触发器，改变数据存储元素的值。一些寄存器数据类型是：reg、integer、time 和 real.reg 是最常用的类型。 Reg用于描述逻辑，循环变量和计算的整数，系统模块中的实数，以及用于在测试台中存储仿真时间的时间和实时。

备注 –

1. reg 变量在模拟开始时被初始化为 x。任何没有连接到任何东西的连线变量都有 x 值。
2. 可以在声明期间指定寄存器或连线的大小。
3. 当寄存器或连线大小超过一位时，寄存器和连线被声明为向量。

参考：
数字电子 – Atul P.Godse，Deepali A. Godse 夫人