Verilog 4位计数器

本篇介绍如何使用Verilog语言实现一个简单的4位计数器。

简介

计数器（counter）是数字电路中常见的一种电路，它可以根据一个时钟（clock）信号进行计数。在本节中，我们将使用Verilog语言来创建一个4位计数器模块。

Verilog代码

module counter(clk, rst, out);
    input clk, rst;
    output [3:0] out;
    reg [3:0] out;

    always @(posedge clk or posedge rst) begin
        if (rst) begin
            out <= 4'b0000;
        end else begin
            out <= out + 1;
        end
    end
endmodule

首先，我们定义了一个模块 counter，它有三个输入端口：时钟信号 clk、复位信号 rst 和一个四位输出 out，它有一个输出端口 out，原样输出计数器的值。

然后，我们定义了两个变量 out 和 clk，它们分别是一个寄存器和一个时钟信号。

接下来，我们使用 always 块来描述计数器的行为。always @(posedge clk or posedge rst) 表示在时钟上升沿和复位上升沿时下面的语句块会被执行。

在 if 语句中，我们检查是否收到复位信号，如果是，计数器会被重置为 0。否则，计数器会增加 1。

总结

本篇文章介绍了如何使用Verilog语言实现一个简单的4位计数器，我们可以通过修改代码中的位数以创建一些不同大小的计数器。此外，我们还可以添加其他功能来扩展这个模块的功能。