Verilog调度语义

简介

Verilog是一种硬件描述语言(HDL)，用于定义数字电路和系统的行为。Verilog代码可以在硬件描述语言工具中编译，以生成电路要素，并在芯片等电路上实现，以便对特定的应用程序进行优化。Verilog代码中最重要的一个概念就是调度语义。

调度语义

Verilog调度语义指的是Verilog代码中语句执行的顺序。Verilog代码由不同的模块组成，每个模块由敏感列表(sensitive list)和事件(event)列表组成。敏感列表中是模块内部和外部变量（输入，输出）和时钟信号的名称列表。事件列表中是模块内部和外部信号变化的事件名称列表。

模块内部的语句会按照以下顺序进行调度：

• 初始化语句（initial语句）
• 阻塞语句（blocking语句）
• 非阻塞语句（non-blocking语句）

初始化语句

初始化语句用于初始化变量的值。在initial语句中定义的变量只能在初始化块中使用。初始化块只执行一次，这与声明语句中的变量是不同的。initial语句的语法如下：

initial statement;

阻塞语句

阻塞语句会在编译器检测到对其进行调度时执行。该语句执行时，会阻止模块中的其他语句执行，直到该语句执行结束。阻塞语句中，赋值操作符（=）右侧的表达式会被立即计算，然后再赋值给左侧的变量。阻塞语句的语法如下：

always @ (event)
    begin
        statement;
    end

非阻塞语句

非阻塞语句会在编译器检测到对其进行调度时执行。该语句执行时，不会阻止模块中的其他语句执行，而是被添加到内部队列中，等待处理。非阻塞语句中，赋值操作符（<=）右侧的表达式会在本次调度周期内被加入到队列后等待执行，而非立即计算。非阻塞语句的语法如下：

always @ (event)
    begin
        statement <= value;
    end

示例

下面是一个简单的示例，说明调度语义是如何应用的。

module test(input clk, input reset, input enable, output reg [7:0] count);

    always @(posedge clk, posedge reset)
    begin
        if (reset)
            count <= 0;
        else if (enable)
            count <= count + 1;
    end

endmodule

该模块中，敏感列表中包括时钟信号（clk）和复位信号(reset)。阻塞语句if语句用于确定复位时count值为0。非阻塞语句else if语句用于在时钟上升沿处进行累加count的值。

结论

调度语义是Verilog中的一个重要概念。了解调度语义如何应用到Verilog代码中有助于程序员设计更强壮的硬件系统。在使用阻塞和非阻塞语句时，需要清楚它们在模块中执行的顺序，以避免不必要的问题。