主从 JK 触发器

先决条件 –触发器类型及其转换

Race Around Condition In JK Flip-flop –对于 JK 触发器，如果 J=K=1，并且如果 clk=1 很长一段时间，那么只要 CLK 为高电平，Q 输出就会切换，这使得输出触发器不稳定或不确定。这个问题在 JK 触发器中称为竞争条件。通过确保时钟输入仅在很短的时间内处于逻辑“1”，可以避免这个问题(Race Around Condition)。这就引入了Master Slave JK触发器的概念。

主从 JK 触发器 –
主从触发器基本上是两个 JK 触发器以串联配置连接在一起的组合。其中，一个充当“主人” ，另一个充当“奴隶” 。主触发器的输出连接到从触发器的两个输入端，从触发器的输出反馈到主触发器的输入端。

除了这两个触发器外，该电路还包括一个反相器。反相器以这样一种方式连接到时钟脉冲，即反相时钟脉冲被提供给从触发器。换句话说，如果主触发器的CP=0，则从触发器的CP=1，如果主触发器的CP=1，则从触发器变为0。

主从触发器的工作 –

1. 当时钟脉冲变为1时，从机被隔离； J 和 K 输入可能会影响系统的状态。从触发器被隔离，直到 CP 变为 0。当 CP 返回 0 时，信息从主触发器传递到从触发器并获得输出。
2. 首先主触发器为正电平触发，从触发器为负电平触发，因此主触发器先于从触发器响应。
3. 如果 J=0 且 K=1，则主机的高 Q’输出进入从机的 K 输入，时钟强制从机复位，从而从机复制主机。
4. 如果 J=1 且 K=0，则主机的高 Q 输出进入从机的 J 输入，时钟的负跳变设置从机，复制主机。
5. 如果 J=1 且 K=1，则它在时钟的正跳变时切换，因此从设备在时钟的负跳变时切换。
6. 如果 J=0 且 K=0，则触发器禁用且 Q 保持不变。

主触发器的时序图 –

1. 当时钟脉冲为高电平时，主机的输出为高电平并保持高电平直到时钟为低电平，因为状态已存储。
2. 现在，当时钟脉冲再次变高时，主机的输出变低，并保持低电平，直到时钟再次变高。
3. 因此切换发生在一个时钟周期内。
4. 当时钟脉冲为高电平时，主机运行但从机不运行，因此从机的输出保持低电平，直到时钟保持高电平。
5. 当时钟为低电平时，从机开始工作并保持高电平，直到时钟再次变为低电平。
6. 切换发生在整个过程中，因为输出在一个循环中改变一次。

这使得主从 JK 触发器成为同步设备，因为它仅通过时钟信号的时序传递数据。