📜  数字逻辑中的锁存器

📅  最后修改于: 2021-09-27 15:15:32             🧑  作者: Mango

锁存器是根据信号电平(而不是信号转换)操作的基本存储元件。由时钟转换控制的锁存器是触发器。锁存器是电平敏感器件。锁存器可用于异步时序电路的设计。

SR(设置-复位)锁存器 – SR 锁存器电路具有:
(i) 2 个交叉耦合的 NOR 门或 2 个交叉耦合的 NAND 门。
(ii) 2 个用于 SET 的输入 S 和用于 RESET 的 R。
(iii) 2 个输出 Q、Q’。

Q Q’ STATE
1 0 Set
0 1 Reset

在正常情况下,两个输入都保持为 0。以下是带有与非门的 RS Latch:

案例 1:S’=R’=1 (S=R=0) –
如果 Q = 1,则第二个与非门的 Q 和 R’ 输入均为 1。
如果 Q = 0,则第二个与非门的 Q 和 R’ 输入分别为 0 和 1。

情况 2:S’=0, R’=1 (S=1, R=0) –
由于 S’=0,第一个与非门的输出,Q = 1( SET 状态)。在第二个与非门中,由于 Q 和 R’ 输入为 1,Q’=0。

情况 3:S’= 1,R’= 0(S=0,R=1)-
由于 R’=0,第二个与非门的输出,Q’ = 1。在第一个与非门中,由于 Q 和 S’ 输入为 1,Q=0( RESET 状态)。

情况 4:S’= R’= 0 (S=R=1) –
当 S=R=1 时,Q 和 Q’ 都变为 1,这是不允许的。因此,禁止输入条件。

使用 NOR 门的 SR Latch 如下所示:

门控 SR 锁存器 –
门控 SR 锁存器是带有使能输入的 SR 锁存器,它在使能为 1 时工作,并在使能为 0 时保持先前的状态。

门控 D 锁存器 –
D 锁存器类似于 SR 锁存器,但做了一些修改。在这里,输入是互为补充的。下面给出了带有使能信号的 D 锁存器的设计:

D-Latch 的真值表如下所示:

Enable D Q(n) Q(n+1) STATE
1 0 x 0 RESET
1 1 x 1 SET
0 x x Q(n) No Change

由于输出与输入 D 相同,因此 D 锁存器也称为透明锁存器。考虑真值表,具有使能输入的 D 锁存器的特征方程可表示为:

Q(n+1) = EN.D + EN'.Q(n)

参考:
数字电子 – Atul P. Godse, Mrs. Deepali A. Godse