先决条件——介绍时序电路
顺序电路是那些通过存储它们的信息并在下一个时钟(激活)周期将它们放回到电路中来使用先前和当前输入变量的电路。
组合逻辑有两种类型的输入。来自电路设计外部的外部输入不受电路控制内部输入是先前输出状态的函数。
异步时序电路不像同步电路那样使用时钟信号。相反，电路由输入的脉冲驱动，这意味着当输入改变时，电路的状态也会改变。此外，它们不使用时钟脉冲。当输入变量发生变化时，内部状态就会发生变化。它们的存储元件是非时钟触发器或延时元件。它们类似于带有反馈的组合电路。
好处 –
- 没有时钟信号，因此无需等待时钟脉冲开始处理输入，因此速度很快。它们的速度更快，理论上仅受逻辑门的传播延迟的限制。
- 处理稳健。更高性能的函数单元，提供平均情况完成而不是最坏情况完成。降低功耗，因为在不执行有用计算时没有晶体管转换。没有时钟驱动器降低了功耗。不太严重的电磁干扰 (EMI)。
- 更能容忍过程变化和外部电压波动。实现高性能，同时优雅地处理可变输入和输出速率以及不匹配的流水线阶段延迟。免于分配高扇出、时序敏感的时钟信号的困难。更好的模块化。
- 对制造过程的假设较少。电路速度适应不断变化的温度和电压条件。不受制造过程中晶体管到晶体管可变性的影响，这是半导体行业面临的最严重的问题之一
缺点——
- 某些异步电路可能需要额外的电源来进行某些操作。
- 更难设计，并且会遇到诸如对门输入的相对到达时间敏感等问题。如果两个输入上的转换几乎同时到达，则电路可能会进入错误状态，具体取决于门的传播延迟的细微差异，这称为竞争条件。
- 电路元件(晶体管)的数量可能是同步电路的两倍。与同步设计相比，接受这种风格培训的人更少。难以测试和调试。他们的产出是不确定的。
- 在具有复杂数据路径的架构中，异步电路的性能可能会降低。缺乏专注于异步设计的专用商业 EDA 工具。
参考 –
异步电路 – 维基百科
异步时序电路 – viden