📅  最后修改于: 2021-01-11 14:31:15        🧑  作者: Mango

Verilog教程Verilog是一种硬件描述语言(HDL)。它是用于描述数字系统(例如网络交换机，微处理器，存储器或触发器)的语言。我们可以在任何级别使用HDL来描述任何数字硬件。 HDL中描述的设计与技术无关，非常易于设计和调试，并且通常比示意图更有用，尤其是对于大型电路。什么是Verilog?Verilog是一种硬件描述语言(HDL)，用于描述数字系统，例如网络交换机或微处理器或触发器的内存...

📅  最后修改于: 2021-01-11 14:32:13        🧑  作者: Mango

词汇代币Verilog中的词汇约定类似于C编程语言。 Verilog语言源文本文件是词汇标记流。词汇标记可以由一个或多个字符，并且每个单个字符都在一个标记中。标记可以是关键字，注释，数字，空格或字符串。所有行应以分号(;)终止。Verilog HDL是区分大小写的语言。并且所有关键字均小写。空白空间空格可以包含制表符，空格，换行符和换页符的字符。这些字符将被忽略，除非它们用于分隔其他标记。但是，空...

📅  最后修改于: 2021-01-11 14:33:08        🧑  作者: Mango

ASIC设计流程典型的设计流程遵循以下结构，可以分为多个步骤。这些阶段中的某些阶段是并行发生的，而某些阶段是依次发生的。要求半导体公司的客户通常是计划在其系统或最终产品中使用该芯片的其他公司。因此，客户的要求在决定如何设计芯片方面也起着重要作用。第一步是收集需求，估计最终产品的市场价值，并评估执行该项目所需的资源数量。技术指标下一步是收集描述功能，抽象接口以及要设计的芯片的所有体系结构的规范。这可...

📅  最后修改于: 2021-01-11 14:34:04        🧑  作者: Mango

设计抽象层Verilog语言对于理解芯片设计中不同的抽象层至关重要。顶层是系统级体系结构，它定义各种子块并根据功能对其进行分组。例如，处理器群集可以具有多个缓存块，内核和缓存一致性逻辑。所有这些将被表示为具有输入和输出信号的单个块。在下一个级别，每个子块都用硬件描述语言编写，以准确描述每个块的功能。在此阶段，将忽略较低级别的实现细节，例如电路原理图，技术库。例如，一个控制器块将具有多个Verilo...

📅  最后修改于: 2021-01-11 14:35:04        🧑  作者: Mango

Verilog数据类型Verilog引入了几种新的数据类型。这些数据类型使RTL描述更易于编写和理解。使用一组Verilog硬件描述语言(HDL)数据类型表示在数字硬件中找到的数据存储和传输元素。在Verilog中，数据类型分为NETS和寄存器。这些数据类型在分配和保持值的方式上有所不同，并且它们表示不同的硬件结构。Verilog HDL值集包含四个基本值：ValueDescription0Log...

📅  最后修改于: 2021-01-11 14:36:13        🧑  作者: Mango

行为建模和时间安排在Verilog中，行为模型包含过程语句，该过程语句控制模拟并操纵数据类型的变量。这些声明包含在过程中。每个过程都有一个与之关联的活动流。在行为模型仿真期间，由always和initial语句定义的所有流程在仿真时间零开始一起开始。初始语句执行一次，而always语句则重复执行。例在模拟时间零，寄存器变量a和b分别初始化为二进制1和0。初始语句已完成，并且在该模拟运行期间不再执行...

📅  最后修改于: 2021-01-11 14:37:12        🧑  作者: Mango

Verilog模块模块是实现某些功能的Verilog代码块。模块可以嵌入其他模块中，并且较高级别的模块可以使用其输入和输出端口与其较低级别的模块进行通信。句法模块应包含在module和endmodule关键字内。模块的名称应在module关键字之后给出，也可以声明端口的可选列表。注意：在端口声明列表中声明的端口不能在模块主体内重新声明。必须在module和endmodule关键字中定义所有变量声明...

📅  最后修改于: 2021-01-11 14:38:07        🧑  作者: Mango

RTL Verilog在数字电路设计中，寄存器传输级(RTL)是一种设计抽象，它根据硬件寄存器之间的数据流以及对这些信号执行的逻辑运算来对同步数字电路进行建模。在HDL中使用寄存器传输级抽象来创建电路的高级表示，从中可以得出较低级别的表示，并最终得出实际的布线。 RTL级别的设计是现代数字设计中的典型实践。同步电路由两个元素组成，例如：寄存器(顺序逻辑)：寄存器将电路的操作同步到时钟信号的边沿，并...

📅  最后修改于: 2021-01-11 14:39:05        🧑  作者: Mango

Verilog标量和向量Verilog需要代表单个位以及位组。一位顺序元素是触发器，而16位顺序元素是寄存器。对于此类任务， Verilog具有标量和vector。标量和向量没有范围说明的net或reg声明被认为是1位宽，是一个标量。如果指定了范围，则网络或reg成为称为向量的多位实体。向量范围规范包含两个常量表达式，例如：MSB：常量表达式的最高有效位，它是范围的左侧值。LSB：常量表达式的最低...

📅  最后修改于: 2021-01-11 14:40:04        🧑  作者: Mango

Verilog阵列Verilog数组用于将元素分组为多维对象，以便于操作。 Verilog没有用户定义的类型，我们仅限于内置Verilog类型的数组，例如nets，regs和其他Verilog变量类型。数组是相同类型变量的集合，并使用相同名称加上一个或多个索引进行访问。通过在方括号内包含min和max索引来声明每个数组维。数组索引可以沿任一方向写入：可以通过在数组声明之后具有多个维度来声明多维数组...

📅  最后修改于: 2021-01-11 14:40:59        🧑  作者: Mango

Verilog端口端口是Verilog模块的基本组件。端口用于通过输入和输出与外部世界进行模块通信。由于模块是作为组装好的芯片放置在PCB上的，因此它通过其引脚与芯片进行通信。必须将端口列表中的每个端口声明为input，output或inout。默认情况下，所有声明为其中一个端口的端口均假定为wired进行声明，否则必须再次声明。将模块连接到其他模块时，使用端口(也称为引脚或端子)。如果模块不与环...

📅  最后修改于: 2021-01-11 14:41:54        🧑  作者: Mango

Verilog分配声明Assign语句用于驱动网络上的值。它也用于数据流建模。导线类型或数据类型的信号需要连续分配值。只要将+ 5V电池应用于导线的一端，连接到导线另一端的组件将获得所需的电压。这个概念是通过assign语句实现的，其中任何电线或其他类似电线(数据类型)都可以用一个值连续驱动。该值可以是常量，也可以是包含一组信号的表达式。句法分配语法以关键字assign开头，后跟信号名称，信号名称...

📅  最后修改于: 2021-01-11 14:42:54        🧑  作者: Mango

Verilog运算符运算符对表达式中的一个或多个操作数执行运算。表达式将操作数与适当的运算符组合在一起以生成所需的函数表达式。1.算术运算符对于FPGA，除法和乘法非常昂贵，有时我们无法合成除法。如果将Z或X用作值，则结果未知。这些操作将值视为无符号。CharacterOperation performedExample+Addb + c = 11–Subtracb – c = 9, -b=-10...

📅  最后修改于: 2021-01-11 14:43:53        🧑  作者: Mango

Verilog始终阻止在Verilog中，always块是过程块之一。 always块中的语句按顺序执行。Always块始终执行，与初始块不同，初始块在模拟开始时仅执行一次。 Always块应具有敏感列表或与之相关的延迟敏感列表是告诉always块何时执行代码块的列表。句法Verilog始终阻止以下语法例子保留字always之后的符号@，表示将在符号@后面括号中的条件下触发该块。在上面的示例中，我...

📅  最后修改于: 2021-01-11 14:44:49        🧑  作者: Mango

Verilog初始块Always块指示自由运行的进程，而初始块指示一个进程仅执行一次。这两个构造都在模拟器时间0开始执行，并且都执行到块结束。初始块可以用于可合成块或不可合成块。它们通常用于测试台。初始块会导致在仿真开始之前执行其他特定指令，然后再执行其他任何指令。初始块只能运行一次。可综合的初始块用于设置FPGAROM的上电值。但是，初始块不能在ASIC或CPLD中合成。起始块和始终块描述了独立...