门 | GATE CS 2021 | 设置1 | 问题14

这是一道来自GATE CS 2021年考试的计算机科学题目。 本题是关于布尔逻辑的，需要你设计一个逻辑门电路，用于判断两个二进制数是否相等。

问题描述

设计一个输出1和输出0的电路，用于判断两个4位的二进制数是否相等，并说明该电路使用的逻辑门种类和数量。

解法

思路

这个问题可以通过比较两个输入的每一位是否相等来解决。我们可以使用XOR门来实现这个比较，因为当两个输入相等时，XOR门的输出等于0，否则为1。然后将这些输出连接到一个AND门上，如果所有的比较结果都是0，那么AND门的输出就是1，否则为0，这样就可以判断两个输入是否相等了。

设计

下面是该电路的布局和逻辑门数量：

  a1        b1
   \        /
    \      /
     XOR  XOR
      |    |
     XOR  XOR
    /      \
   /        \
  a4        b4
    \      /
     AND 
      |
     out

注意，我们需要实现4次比较和1次布尔运算，因此需要6个XOR门和1个AND门。

另外，为了使这个电路能够处理4位的二进制数，我们可以将每个输入拆分成4个单独的输入，例如a1-a4和b1-b4。这样，XOR门的输入就是单独的a1和b1，以此类推。

代码实现

下面是使用Verilog HDL实现该电路的代码片段：

module binary_eq(a1, a2, a3, a4, b1, b2, b3, b4, out);

input a1, a2, a3, a4, b1, b2, b3, b4;
output out;

wire xor1, xor2, xor3, xor4;

// First level of XOR gates
xor x1(a1, b1, xor1);
xor x2(a2, b2, xor2);
xor x3(a3, b3, xor3);
xor x4(a4, b4, xor4);

wire and1;

// Second level of XOR gates
xor x5(xor1, xor2, and1);
xor x6(xor3, xor4, out);

// AND gate
and a(and1, out, out);

endmodule

该代码实现了我们之前的电路布局，并将每个输入分为单独的输入，然后使用Verilog HDL实现了该电路。