门 | GATE CS 2021 | 设计 1 | 问题 22

这是 GATE CS2021 设计 1 的第 22 题，要求你用 Verilog HDL 设计一个电子门电路。

题目描述

设计一个 4 位全加器，输入为两个 4 位数和一个进位位。输出为一个 4 位数和一个进位位。要求用 Verilog HDL 实现。

解题思路

全加器是一种需要用到门电路的数字电路。本题要求我们设计一个 4 位全加器，输入有两个 4 位二进制数和一个进位位，输出有一个 4 位二进制数和一个进位位。因此我们需要用到以下门电路：

• 与门（AND）
• 或门（OR）
• 异或门（XOR）
• 非门（NOT）

我们可以先画出全加器的电路图，如下所示：

对于每个位，我们需要分别进行加法运算，并将结果与进位位相加。因此我们需要一个 1 位全加器，输入有两个二进制数和一个进位位，输出有一个二进制数和一个进位位。然后根据这个 1 位全加器的设计，得到 4 位全加器的设计。

下面是 1 位全加器电路图：

其中，S 为输出，C 为进位位。可以发现，S 等于输入 A、B 和上一个进位位的异或值。C 等于输入 A 和 B、输入 A 和上一个进位位、输入 B 和上一个进位位的与值，再加上输入 A 和输入 B 和上一个进位位的或值。

为了实现 4 位全加器，我们可以将四个 1 位全加器串联，从低位到高位逐位相加，将每一位的进位位作为下一位的输入进位位。

下面是 4 位全加器的 Verilog HDL 代码片段：

module four_bit_full_adder(A, B, C_in, S, C_out);
    input [3:0] A, B;
    input C_in;
    output [3:0] S;
    output C_out;

    wire [3:0] carry;
    full_adder FA0(A[0], B[0], C_in, S[0], carry[0]);
    full_adder FA1(A[1], B[1], carry[0], S[1], carry[1]);
    full_adder FA2(A[2], B[2], carry[1], S[2], carry[2]);
    full_adder FA3(A[3], B[3], carry[2], S[3], C_out);

endmodule

module full_adder(A, B, C_in, S, C_out);
    input A, B, C_in;
    output S, C_out;

    wire p, g;
    xor(x1, A, B);
    and(a1, A, B);
    xor(x2, C_in, x1);
    and(a2, C_in, x1);
    or(o1, a1, a2);
    xor(S, x1, C_in);
    and(C_out, o1, x2);

endmodule

注意代码中使用的 Verilog HDL 语言特性，例如模块定义以及变量类型声明，都需要符合 Verilog HDL 的语法规范。

总结

本题要求我们设计一个 4 位全加器电路，需要用到多种门电路，例如与门、或门、异或门和非门。我们可以先设计一个 1 位全加器，然后将其串联起来得到 4 位全加器电路。最后，我们需要用 Verilog HDL 翻译电路图，生成可以在 FPGA 上实现的代码片段。