门 | GATE-CS-2017(Set 1)|第40章

本章主要介绍了门电路，包括与门，或门，非门和异或门等基础门电路的实现方法和逻辑运算规则。门电路作为数字电路设计的基础，并广泛应用于计算机硬件领域。

与门

与门是一种两输入一输出的逻辑门电路，只有当所有输入都为1时，输出才为1，否则输出为0。与门的逻辑符号为 & ，其真值表如下：

| A | B | A & B | |:-:|:-:|:-----:| | 0 | 0 | 0 | | 0 | 1 | 0 | | 1 | 0 | 0 | | 1 | 1 | 1 |

与门的实现方法有多种，其中一种常见的是使用晶体管和电阻构成的电路。以下是一个简单的与门实现代码片段，使用 Verilog 语言实现：

module and_gate(input a, input b, output y);

    assign y = a & b;

endmodule

或门

或门是一种两输入一输出的逻辑门电路，只要有一个或多个输入为1时，输出为1，否则输出为0。或门的逻辑符号为 | ，其真值表如下：

| A | B | A | B | |:-:|:-:|:------:| | 0 | 0 | 0 | | 0 | 1 | 1 | | 1 | 0 | 1 | | 1 | 1 | 1 |

或门的实现方法也有多种，以下是一个简单的或门实现代码片段，同样使用 Verilog 语言实现：

module or_gate(input a, input b, output y);

    assign y = a | b;

endmodule

非门

非门是一种一输入一输出的逻辑门电路，输入为1时，输出为0，输入为0时，输出为1。非门的逻辑符号为 ~ 或 ! ，其真值表如下：

| A | ~A | |:-:|:--:| | 0 | 1 | | 1 | 0 |

与或门一样，非门的实现方法也有多种，以下是一个简单的非门实现代码片段：

module not_gate(input a, output y);

    assign y = ~a;

endmodule

异或门

异或门是一种两输入一输出的逻辑门电路，当两个输入不相同时，输出为1，否则输出为0。异或门的逻辑符号为 ^ ，其真值表如下：

| A | B | A ^ B | |:-:|:-:|:-----:| | 0 | 0 | 0 | | 0 | 1 | 1 | | 1 | 0 | 1 | | 1 | 1 | 0 |

异或门可以用其他门电路实现，如下是一种使用与门、或门和非门实现异或门的代码片段：

module xor_gate(input a, input b, output y);

    wire w1, w2, w3, w4;

    and_gate and1(a, ~b, w1);
    and_gate and2(~a, b, w2);
    or_gate or1(w1, w2, w3);
    not_gate not1(w3, w4);

    assign y = w4;

endmodule

以上就是本章门电路的介绍，除了基础门电路外，还有多位加法器、译码器、寄存器等复杂门电路，这些门电路在计算机硬件设计中起着重要作用。